第0讲,cadence安装

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cadence 中的一些问题及解决

cadence 中的一些问题及解决

导入网表常见错误及解决方案

Q:ERROR: File “dspsystem.brd” is being edited by user “asus” on date “Sun Dec 17 18:35:52 2017” on system “ASUS-PC”. Resolve lock file and re-run netrev.

A**:在生成网表时,不能打开Allergro

Q;
A; 元器件不能放在room区域内

Q:用orcd画原理图时出现文字重叠

A: 升级补丁,可以解决*

Q:Cadence原理图中显示封装Show Footprint问题Allegro footprint SC0603 was not found in the search path.

A:

可以设置多个Dir2= …
Dir3=…

Q: there would happenda to be error when shape the power plane?


A:1.
2.相关焊盘并没有制作隔离焊盘。

Q:INTERNAL LAYERS: are defined for this padstack.When loading this padstack into a design, only the internallayers with names matching those defined in the design willbe used

A :这时因为你的这个pad是从其他板子导出的,还残留层叠信息,你把相关的layer删除即可。

Q:解决allegro 中OUT OF DATE SHAPES问题

https://blog.csdn.net/lanmanck/article/details/5717255
等到产生底片的时候出现问题了,不能生成底片,提示shape out of date。 提示到

Tools->reports->shape dynamic state. 查看状态:

Layer = TOP State: Smooth Point on shape: (-3727.00 -1420.00) Net: VDD5V State: No Etch Point on shape: (2217.00 -417.00) Net: GND State: Smooth Point on shape: (-4156.00 -826.00) Net: GND

中间一行提示在那个坐标处有一块覆铜,只有boundary,没有fill。在我找这块覆铜的时候,真是费了一番周折.
首先我们定位为顶层,我把其他层都屏蔽掉了,只留下顶层,点击删除按钮后,在find里面只选中shapes,怎么找也找不到这块不能update的覆铜。之后在display->color/visibility里面发现选中Stack-Up时,最后面有一栏是Boundary,屏蔽其他栏,只选择Top层的Boundary,此时,这个诡异的不能update的shap终于浮出水面了。
然后选择删除shape就可!

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约束管理器介绍

约束管理器介绍

前提:在布局完成之后,需要设置一下约束管理踢,后期我们的PCB走线都会按约束管理器的线宽进行走线,同时,
我们需要开启对应的规则开关,让软件帮我们检查不符合规则的走线
约束管理器让你定义,查看,校验从原理图到分析到pcb设计实现的设计流程中每一步的约束,所谓约束就是用户自定义的限制条件,当板上走线或放置元件时,会遵守这些约束,秉承设计即正确的理念,只要把规则参数设置完整正确,不出现违反约束规则的DRC,Allegro设计出来的板子就不会有电气问题和加工问题。
http://blog.csdn.net/liaoxu02/article/details/39273019
启动setup——>Constrains—>Constraint manager或者


各个约束规则需要在约束规则模式打开中才能起作用,

https://wenku.baidu.com/view/39eb2d84581b6bd97f19ea8a.html?pn=50

约束规优有先级的介绍

cadence16.6约束管理器的基本思想是,在–constrants set中创建或设置规则,然后在net中引用(分配)规则,也可单独设置

1.物理约束规则设置

物理规则包括线宽和指定过孔库等属性规则。设置规则前先设置层叠结构。默认为default


创建特殊网络规则
右击—-》creat ——->creat physical cset——>
差分规则,建议根据阻抗要求命名,如差分100欧姆命名diff-100,90欧姆命名diff-90如


分配约束规则

用net class来实现网络分类 (其实就是一个集合便于管理),一般同一网络,要相同的约束

分配约束规则时也可以建立一个netclass,将相识的网络加进来,如下:(netclass和netgroup与以前版本的bus相似,netclass和netgroup的区别是:
一个bus内的信号线的布线拓扑应该保持一致,否者在设置布线约束后布线会引起匹配不当。
选中一个网络—->右击—–>creat netclass—->
然后我们把加入到power,依次选中右击(或者同时选中,creat net class)
,add to—–netclass—-》结果如下:

为什么进行区域规则的设定
用PCB设计工具进行画板,对于不同的走线,线宽与线距要求是不同的,比如电源走线、时钟走线、差分走线等,但是这些走线的特殊线宽、线距要求在某些区域中又不适于使用,这就需要进行区域规则的设置。
区域线宽的设定:

然后shape—>recltangle—->—->选择要画的区域—–>
比较一下;

——–》

  1. 间距规则的设置
    一种方法和线宽设置一样,现在
    中设置默认或创建特殊规则,再在引用

区域间距的设置
区域间距的设置和 区域线宽的设置类似,在 pcb图中选择限制区域,或在spacing—-region—》alllayers中创建个新的限制规则,

等长的设置
https://wenku.baidu.com/view/125b470e482fb4daa58d4b2a.html
https://wenku.baidu.com/view/44a035bde009581b6ad9eb3a.html
http://blog.sina.com.cn/s/blog_641de1940101lp2v.html
对于很多对高速电路板,大部分高速信号线都有线长的要求,主要是考虑高速信号的传播延时、以及阻抗、反射、串扰等要求。比如一些并行传输的数据,要做到信号的同步

  1. 不过电阻的等长net
  2. 过电阻或电容的XNET等长
    等长要求中,需要的是2个元器件的总长度误差蛮重要求,而不会分段信号线等长。
    步骤:
    一。 如果2个网络(简单点说比如2个有源芯片)之间有一个电阻,首先创建电阻模型。然后再穿件引脚对(pin pair)。
    会出现SIDesign Audit 对话框,把出现问题解决能进行下一步或按取消:


对哪个电组赋予模型,可以在pcb中点亮定位。

——-》


二,创建引脚对(除了创建引脚对外,还可以提取网络拓扑结构使用SigXplorer来设置约束并返回PCB Editor这种方法来设置 等长)

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