cadence 中的一些问题及解决

cadence 中的一些问题及解决

导入网表常见错误及解决方案

Q:ERROR: File “dspsystem.brd” is being edited by user “asus” on date “Sun Dec 17 18:35:52 2017” on system “ASUS-PC”. Resolve lock file and re-run netrev.

A**:在生成网表时,不能打开Allergro

Q;
A; 元器件不能放在room区域内

Q:用orcd画原理图时出现文字重叠

A: 升级补丁,可以解决*

Q:Cadence原理图中显示封装Show Footprint问题Allegro footprint SC0603 was not found in the search path.

A:

可以设置多个Dir2= …
Dir3=…

Q: there would happenda to be error when shape the power plane?


A:1.
2.相关焊盘并没有制作隔离焊盘。

Q:INTERNAL LAYERS: are defined for this padstack.When loading this padstack into a design, only the internallayers with names matching those defined in the design willbe used

A :这时因为你的这个pad是从其他板子导出的,还残留层叠信息,你把相关的layer删除即可。

Q:解决allegro 中OUT OF DATE SHAPES问题

https://blog.csdn.net/lanmanck/article/details/5717255
等到产生底片的时候出现问题了,不能生成底片,提示shape out of date。 提示到

Tools->reports->shape dynamic state. 查看状态:

Layer = TOP State: Smooth Point on shape: (-3727.00 -1420.00) Net: VDD5V State: No Etch Point on shape: (2217.00 -417.00) Net: GND State: Smooth Point on shape: (-4156.00 -826.00) Net: GND

中间一行提示在那个坐标处有一块覆铜,只有boundary,没有fill。在我找这块覆铜的时候,真是费了一番周折.
首先我们定位为顶层,我把其他层都屏蔽掉了,只留下顶层,点击删除按钮后,在find里面只选中shapes,怎么找也找不到这块不能update的覆铜。之后在display->color/visibility里面发现选中Stack-Up时,最后面有一栏是Boundary,屏蔽其他栏,只选择Top层的Boundary,此时,这个诡异的不能update的shap终于浮出水面了。
然后选择删除shape就可!

0

发表评论

电子邮件地址不会被公开。